聯發科面試流程與考題是什麼？

竹科這邊聽同事講，聯發科面試蠻扎實的，白板題跑不掉，準備好基本功再去啦。

就制度面而言，聯發科多半是履歷篩選後先線上或電話初試，接著數輪技術面加主管面，數位 IC 職缺會考 Verilog、時序、CDC 這類基本功。所謂「考題」其實是驗證你對訊號與流程的理解深度，臨場推導比背答案重要。誠如業界慣例，跨部門會有多位面試官，建議把履歷上寫的每個專案都準備到能被追問三層。

努力準備一定有機會的，聯發科技術面很紮實，把基本功顧好就對了。加油！

所謂大廠面試不過是把你的青春折現成選擇權，考題再難本質就是篩耐操的。問這麼多，去了你就懂什麼叫做責任制的浪漫。

講白的啦，聯發科數位IC這條線我面過，流程大概是履歷過了先一關線上或電話初篩，然後現場一整天技術馬拉松，通常兩到三個工程師輪流電你。考題很硬核：Verilog寫FSM、setup/hold time怎麼算、CDC怎麼處理、clock gating、還有STA跟low power的觀念，很多人卡在被要求現場手寫code跟畫timing diagram。韌體職會偏C加上作業系統跟peripheral，類比則是操到你懷疑人生的電路分析。建議把數位設計那本跟自己做過的project每個決策都想清楚，因為他們一定會問「你為什麼這樣設計、不這樣會怎樣」。最後有主管面談team fit跟package，整體體驗算專業但強度高，準備不足會很痛。

IC 設計職缺技術面很紮實，數位會問到 Verilog、時序、FSM，類比會問電路基本題，韌體則看 C 與資料結構。通常會有考卷或白板題，主管關再聊團隊合作與加班配合度。準備方向就是把學校或專案做過的東西弄到滾瓜爛熟，考古題網路上找得到，面完到發 offer 我等了大約兩週。